Question

我正在尝试使用verilog创建日期\内存，但是出现如下错误，

错误：在此上下文中，Read不是reg。

我的代码是这样的，错误是什么？

module DataMemory(Read,Write,Address,memW,memR);
input memR,memW;
input[15:0] Address,Write;
output [15:0] Read;
reg [15:0]temR;
reg [15:0] DataMem[15:0];
integer i;

initial
    begin
        //set zero all initial value;
        for(i=0;i<16;i=i+1)
        begin
            DataMem[i] =16'd0;
        end
    end
always @(memW,memR)
begin
    if(memR == 1)
    begin
        temR[15:0]=DataMem[Address];
    end
    if(memW == 1)
    begin           
        DataMem[Address] = Write;
    end
    assign Read[15:0]=temR;
end
endmodule

Answer 1

在进行程序分配时，请勿使用assign关键字。

错误：在此上下文中，Read不是reg

1 个答案: