如何估算FPGA利用率以设计类似核心的工作？

Question

我正在考虑将一些老一代FPGA与传统系统连接。因此，我需要一种很好的方法来估算在晶体管数量的情况下更换ASIC所需的空间。

• Verilog与VHDL会影响利用率吗？ （据我们的一位承包商说，它会影响时间，因此很可能会利用。）
• 不同供应商的部件对它有什么影响？ （例如，Actel的架构与Xilinx的显着不同。我希望在此基础上有一些“加权”。）

Answer 1

This discussion originally from comp.arch.fpga似乎表明它非常复杂，包括诸如你要求VHDL（或verilog）编译器做出的空间与速度权衡之类的因素等等。当你认为VHDL是源代码时并且它的FPGA实现是目标代码，你会明白为什么它不是直截了当的。

"FPGA vs. ASIC"指出，“在FPGA上运行良好的设计在ASIC上通常很糟糕，而为ASIC创建的设计在FPGA上可能根本不起作用（当然在原始频率下）”。

Google搜索FPGA ASIC gates可能会提供更多有用信息。

Answer 2

Verilog与VHDL在速度或利用率方面几乎没有真正的区别。它与您必须键入的代码量（更多为VHDL）和强与弱键入相关。

FPGA供应商的营销门户被夸大了。 Altera与Xilinx的利用率相似。看看记忆（如果记忆密集）和触发器的数量;这可能会足够好。

考虑类似核心需要什么，例如，如果你需要做一个错误编码核心，看一下Reed-Solomon核心。