Makefile包含相同目标的文件

Question

我有一个使用递归Make的大型项目。几乎所有的Makefile都是一样的。我基本上将所有目标文件构建到同一目录中，如下所示：

$(OBJ)/%.o: %.c
        $(COMPILE) ${INCLUDES} -c $< -o $@

$(OBJ)/%.o: %.cpp
        ${CXX} ${INCLUDES} ${FLAGS}  -c -fPIC $< -o $@

是否可以将这些目标放在包含文件中，这样我就不必在每个Makefile中添加相同的行？

包括我只用于共享变量，当我使用include测试时，它不起作用。