VHDL - 与总线上的特定端口连接

Question

我有一辆公共汽车：

    A(7 downto 0) 

我正在创建一个与它在7,6和0上接口的组件，有没有办法让我创建一个

    std_logic_vector(7,6,0)? 

只是为了与总线A（）上的引脚保持一致？ 我确信我可以做类似的事情：

    std_logic_vector(2 downto 0) -- or maybe even
    ASeven, Asix, Azero : in std_logic;

并相应地分配引脚，但如果我可以创建一个向量，那么参考等（我认为）会更好。

提前致谢！ ：）

Answer 1

你做不到。要么发出信号x（7 downto 0）并忽略备用信号（无论如何编译器/合成器都会这样做），或者你可以在你的端口映射中使用适当的分配，如
port map(
myoutport(0) => aZero,
...
或者其他的东西。通常，使用第一个变体，因为它更加一致。