module A (
output A_OPORT_1
);
endmodule
module B (
input B_IPORT_1
);
endmodule
module TestBench;
wire A_to_B;
A A_inst (
.A_OPORT_1 (A_to_B)
);
B B_inst (
.B_IPORT_1 (A_to_B)
);
endmodule
这里基本上是输出端口A:A_inst:A_OPORT_1连接到B:B_inst:B_IPORT_1
如何使用verilog PLI检索该信息?示例赞赏。
我有一些代码获取端口并检索highconn并且能够获得有线/网络A_to_B。
但是我无法找到使用vpiPortInst连接到A_To_B的端口。我得到一个null的迭代器。
vpiHandle high = vpi_handle(vpiHighConn, port);
vpi_printf(" High conndata type is %s\n",
vpi_get_str(vpiType, high));
vpi_printf(" High conndata Net type is %s\n",
vpi_get_str(vpiNetType, high));
vpi_printf(" High conndata Name is %s\n",
vpi_get_str(vpiFullName, high));
vpiHandle iter = vpi_iterate(vpiPortInst,high);
vpiHandle p2ref;
if (iter == NULL)
{
vpi_printf(" Port Iterator is null\n");
}
O / P:
High conndata type is vpiNet
High conndata Net type is vpiWire
High conndata Name is $unit::A_to_B
Port Iterator is null
答案 0 :(得分:1)
以上代码有效。正如工具所指出的那样,必须连接两个端口。
现在这样可行,我可以打印出扇出。