vcs警告，指示生成块是否具有名称

Question

我需要一种方法来确定在一组verilog文件中是否存在没有实例名称的生成块。我想知道我是否可以使用vcs进行编译并看到警告，表明存在类似的块。 “坏”块的一个例子是：

generate
  for (i=0;i<N;i=i+1) begin 
       ….
 end
endgenerate

谢谢，

Answer 1

据我所知，这超出了vcs的范围。更简单的解决方案是合成和grep默认名称生成块实例。

您还可以编写一个脚本来扫描RTL，并检查for块中if-else和generate的每个begin : [name]是否有cbEndOfCompile。

如果从模拟器中检查RTL是真正需要的，那么您需要使用{{1}}编写自定义VPI回调。在回调中，查找并扫描所有生成的语句，然后检查命名。