Verilog代码中可以有几个supply1网？如果是，那是什么意思？

Question

module inst();                                                                                                                                                                                                 
    supply1 sp1;
    supply1 sp2;
    top top1(.p1(sp1));
    top top2(.p1(sp2));
endmodule

verilog代码中可以有几个supply1网？如果是，那是什么意思？

Answer 1

就数字逻辑而言，5V电源和3.3V电源之间没有区别。但是为了清楚起见，您可能需要给它们分别命名，并且还可以通过将一些supply1网强制为0来进行简单的低功耗仿真。如果只分配了一个supply1网，则无法这样做。