我们可以在系统Verilog中分层访问网络吗？

Question

在论文https://www.doulos.com/downloads/events/DVCon_08_abstractBFM_final.pdf第3页中，图1显示了系统Verilog程序包对网络的访问。

package stimulus_pkg;
 class Stimgen;
  task run();
    repeat(10) begin
      #5 testbench_Top.R = 1'b0;
      #5 testbench_Top.R = 1'b1;
    end
  endtask
 endclass
 endpackage

我在EDAPlayground中尝试了此操作，并且代码按预期失败。有什么我想念的吗？还是错别字？

https://www.edaplayground.com/x/2Da2

Answer 1

我是该论文的合著者。我相信该示例旨在展示您乍看之下可能想要做的事情，以及为什么最终您不希望它起作用。我不认为从包中允许分层引用。