Question

我是VHDL的新手，我有一段代码无法弄清错误。消息是：

Error (10500): VHDL syntax error at 3badder.vhd(6) near text "3";  expecting an identifier

我的代码：

    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;

    entity 3badder is
      port( a : in std_logic;
        b : in std_logic;
        c : in std_logic;
        sum : out std_logic;
        carry : out std_logic);
    end 3badder;

Answer 1

名称不能以数字开头，请将名称从“ 3badder”更改为“ badder3”。

编辑：

看看一些VHDL参考。经过快速搜索后我发现了一个：

https://www.ics.uci.edu/~jmoorkan/vhdlref/Synario%20VHDL%20Manual.pdf

“在VHDL中，名称...必须以字母开头...”（2-9）

VHDL 3位加法器。实体声明错误

1 个答案: