测试4位加法器时，iverilog返回乱码

Question

在我的教授准确指导之后，他的计算机返回的值与我的不同。我三重检查，我的代码与他的相同。 这是测试批次：

 module RCA_4_tb;
 reg [3:0] a, b;
 reg cin;
 wire [3:0] sum;
 wire cout;

 initial
 begin
 $dumpfile("RCA_test.vcd");
 $dumpvars(0, RCA);
 $monitor("%d + %d = %d%d", a, b, cin, cout, sum);
 #0   a = 4'd3;    b = 4'b1010; cin = 1'b0;
 #100 a = 4'd8;    b = 4'b0100; cin = 1'b0;
 #100 a = 4'b0010; b = 4'b0100; cin = 1'b0;
 #50 $finish;
 end
 RCA_4 RCA(sum,cout,a,b,cin);
 endmodule 

My Results Professor's Results

Answer 1

我无法评论（此时只回答）但您可能（？）错误地将端口分配给您的模块实例化代码或RCA_4代码中的错误。你介意分享RCA_4的代码吗？

你在RCA_A中使用原始门或RTL吗？