vhdl中的AXI主总线功能模型

Question

我是Verilog用户，试图了解AXI4主总线功能模型（BFM）的VHDL代码

AXI4 Master Bus functional model VHDL code

我从上面的代码中得到了一些问题

代码的框图如何（组件如何相互连接）

最后，FIFO的用途是什么？我的意思是将AXI主机连接到AXI从机，不能直接连接相应的信号，如图所示？ FIFO在这里服务的目的是什么？如果它被删除了什么？