Rocket核心（RISC V）未达到时间

Question

用于ROCKET CHIP的合成和实现（使用Vivado）。 RTL文件是使用默认配置生成的。这也包括FPU。

很多时间违规被发现。这种违规行为主要来自FPU。 即使在没有FPU的情况下重新生成RTL之后，仍然可以看到违规行为。

我们的目标是500 Mhz。根据RISC-V org 1Ghz是可以实现的。

是否有任何时序限制。

除了以下约束文件。 FPGA的ZYNQ / zc706 / SRC / constrs / base.xdc

Answer 1

我怀疑你的流程没有重新定时FPU。您的工具需要重新定时FPU - 它是以组合方式描述的，然后用寄存器填充延迟。