如何编写从模块的测试平台，从主模块分配输入值？

Question

我编写了两个Verilog模块，即master.v和slave.v，其中master.v模块提供输出值，slave模块将使用这些master的输出值。您能否告诉我如何编写测试平台，将Slave的输入分配为主输出值？

Answer 1

在Testbench.v中获取Master.v和Slave.v的实例，并连接各自的线路（信号），然后将主机和从机实例等必要输入（如复位和时钟）驱动。见下面的基本图表。