数据包中的FPGA插入错误

Question

如何在数据包中插入错误？我想在分组数据中插入错误，分组数据具有TCP IP的结构。有没有人曾在Verilog工作过这件事，可以帮助我吗？

Answer 1

定义您的错误率。也就是说，两个错误之间会发生多少时间。假设发送的每N个比特都是1个错误。为简单起见，使N为2的幂。

设计一个随机数生成器，它可以生成0到2 * N-1之间的伪随机数，并用它来初始化一个位计数器。如果这是用于模拟，您可以使用$random系统函数。

对于每个传输位，减少计数器。当它达到0时，将要传输的下一个比特转换为导致其出错的数据包，并将计数器再次设置为另一个随机值。