由ARM Cortex-A9构成的SoC的典型L1和L2访问延迟

Question

我正在寻找由ARM Cortex-A9处理器（如具有多个ARM A9处理器的Nvidia Tegra 2和Tegra 3）制造的SoC的L1访问延迟和L2访问延迟。

我可以找到有关这些架构的L1和L2大小的一些信息，但我没有太多关于L1和L2访问延迟的信息。我发现的唯一可靠信息是“在Tegra 3上L2缓存延迟比2缓存2个周期，而L1缓存延迟没有改变。”

Here提到Tegra 2上的L2具有25个周期的延迟，并且提到here L1具有4个周期的延迟并且L2具有31到55个周期的延迟。这些参考文献都不是完全可靠的。我希望能找到有关Nvidia，TI和Qualcomm网站和技术文档的更多信息，但没有成功。

编辑：OMAP4460和OMAP4470等类似SoC的信息也很棒。

Answer 1

要获得权威答案，您可以尝试在您选择的目标上投放lmbench（HowTo？）。

可以 here 获取 AM37x （TI OMAP3系列的变体）的一组结果供参考。

同时结帐this presentation，描述ARM Cortex A9 MP系统上各种缓存配置的延迟和带宽。