如何在另一个模块中使用模块?

时间:2012-02-09 12:08:37

标签: hardware verilog hdl

我正在尝试设计一个简单的8位2的补码。这是我的代码:

twos_complement_of_8bits.v

//`include "complementor.v"

module twos_complement_of_8bits(output [7:0] out, input [7:0] in);
integer i;
initial
  begin
    for(i = 0; i <= 7; i = i + 1)
        complementor C(out[i], in[i]);
   end
   assign out = out + 1;
endmodule

我在这一行收到错误:

complementor C(out[i], in[i]);
Syntax error near 'C' found.

我该如何解决?

1 个答案:

答案 0 :(得分:2)

我认为您可以删除complementor模块,然后按如下方式更改twos_complement_of_8bits

module twos_complement_of_8bits (output [7:0] out, input [7:0] in);
    assign out = ~in + 1;
endmodule

如果这不能提供您想要的输出,请显示一些预期的输出值。

在更复杂的情况下,您可以放置​​模块实例的数组或使用generate块。

更新:以下是如何使用generate块的示例:

module twos_complement_of_8bits (output [7:0] out, input [7:0] in);
    wire [7:0] out_ones;
    genvar i;
    generate
        for (i=0; i<=7; i=i+1) begin
            complementor C[i] (out_ones[i], in[i]);
        end
    endgenerate
    assign out = out_ones + 1;
endmodule