Question

我不知道如何用结构编程来做这件事......

“由4个D触发器组成的4位二进制计数器（带复位信号）。”

如何连接进/出？

这是实体声明。问题的核心是最后一行。

                    --FFD
            entity FFD is
            port( CLK, D, reset : in STD_LOGIC;
                Q : out STD_LOGIC
               );
            end FFD;

            architecture behaviour of FFD is
            begin
                process(CLK, reset)
                begin
                if reset='1' then Q<='0';  
                elsif (clk'event and clk='1') then Q<=D;
                else null;
                end if;
                end process;
            end behaviour;
        ----------------------------------------------------------  

        --counter

        library IEEE;
        use IEEE.std_logic_1164.all;
        use IEEE.numeric_std.all;

            entity counter is
            port(clk : in std_logic;
               reset : in std_logic;
               count : out std_logic_vector(3 downto 0));
            end entity counter;

                architecture rtl of counter is

            --
            component FFD 
            port (CLK, D, reset : in STD_LOGIC;
                       Q : out STD_LOGIC);
            end component;

            signal q0,q1,q2: std_logic:='0';
            signal q3: std_logic:='1';

            begin
            -- 

            ---
            inst1: FFD port map (CLK=>clk, D=>q3, reset=>reset, Q=>q0);
            inst2: FFD port map (CLK=>clk, D=>q0, reset=>reset, Q=>q1);
            inst3: FFD port map (CLK=>clk, D=>q1, reset=>reset, Q=>q2);
            inst4: FFD port map (CLK=>clk, D=>q2, reset=>reset, Q=>q3);
            inst5: count<=q3&q2&q1&q0;
            end architecture rtl;

我的问题出在最后几行。

谢谢！

Answer 1

您的连接没有问题（它们正确形成一个响铃计数器），但您不会看到太多连接。复位后，所有触发器都包含零，它将在每个时钟脉冲周围环绕环路传播，但实际上从不会导致输出发生变化。声明信号时，q3的默认值“1”的分配将在电路开始运行（或模拟）时被触发器的实际输出覆盖，并且通常是初始化硬件的错误方法

您需要确保在断言复位信号时，硬件转换为适当的状态（即：一位设置，其他所有状态清除）。一种方法是使用带有Q3设置输入的FF。如果您没有带有设置（而不是复位）信号的触发器，您可以通过在输入和输出上放置反相器来模拟一个，这将为您的环形计数器提供一个“1”时钟。申请重置。您还可以创建一些中间信号，并为D输入创建一个多路复用器，以构建可加载的计数器，或任何其他各种解决方案...

Answer 2

我认为问题出在其他地方。

我认为你的D触发器输出Q的端口方向应该是inout（或缓冲器）而不是out。这是因为输出也充当输入。我认为在进行结构建模时必须仔细观察。

端口（CLK，D，复位：STD_LOGIC; 问： inout STD_LOGIC）;

但请检查我不确定，

johnson counter也是响铃计数器，请参阅使用结构建模风格的VHDL code for Johnson Counter

带D触发器的结构4位环形计数器。 VHDL / GHDL

2 个答案: