Question

我是Tetramax Newby，我正试图获得由modelsim生成的功能测试向量的故障覆盖率。我按照这个程序生成modelsim测试向量：

vsim work.TbTop
view wave
wave create -pattern none -portmode out -language vhdl -range 15 0 //tbtop/outport
restart TbTop.vhd
vcd dumpports -file alwcpuSimDump.vcd /TbTop/alwcpu66/*
run 1000
quit -sim

然后我用以下命令

在tetramax中加载这样的VCD

set patterns external ./externalFaults/alwcpuSimDump.vcd -insensitive -strobe rising clock -strobe offset 180 ns

出现的第一个错误是信号中不同文件中的大写和小写（通过使用-sensitive解决）。第二个问题是在分割VCD时无法识别std_logic_vector。

这是我得到的错误：

缺少定义（没有这样的端口“adr_o [15]”）。（V4-1）

但在VCD中，端口如下所示：

$var port 1 <0 clk_i $end
$var port 1 <1 rst_i $end
$var port 1 <2 cyc_o $end
$var port 1 <3 stb_o $end
$var port 1 <4 sel_o $end
$var port 1 <5 we_o $end
$var port 1 <6 ack_i $end
$var port [15:0] <7 adr_o $end
$var port [15:0] <8 dat_o $end
$var port [15:0] <9 dat_i $end

以及它出现在网表中，如下所示：

entity cpu is
   port( CLK_I, RST_I : in std_logic;  CYC_O, STB_O, SEL_O, WE_O : out 
         std_logic;  ACK_I : in std_logic;  ADR_O, DAT_O : out std_logic_vector
         (15 downto 0);  DAT_I : in std_logic_vector (15 downto 0));
end cpu;

有没有人遇到过这样的问题？有关为什么会发生这种情况或如何解决问题的想法吗？

干杯，

来自VCD的分段向量中的synopsys tetramax奇怪错误

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