重新定时如何在收缩阵列（用于信号处理器）中工作？我读到有一些使用负延迟的概念，但延迟怎么可能是负面的，如果只是一个抽象，那么它有什么帮助？
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重定时的基本模型是你有一堆由一堆组合逻辑互连的寄存器波形，你通过在电路中的不同点重新定位寄存器来改善所得电路的时序或面积，这样每条路径都可以通过逻辑仍然经历相同数量的寄存器。举一个简单的例子，假设你有一个AND门给寄存器，寄存器输入的最长路径是12ns，寄存器输出的最长路径是6ns，AND门的延迟是3ns，你需要将时钟周期时间缩短到10ns。您可以通过删除寄存器并将其替换为两个寄存器来实现此目的，一个在AND门的每个输入端，一个时钟与原始寄存器相同。现在，您已将最长输入路径减少到9ns，将输出路径扩展到9ns，并满足您的时钟周期目标。实际上，您已将-3ns添加到寄存器的有效到达时间（并且有效输出时间增加了+3 ns）。
Leiserson和Saxe关于重新定时的原始论文的修改版本可用here。 Wikipedia有一篇关于这个主题的文章，虽然很短，但有一些链接。如果您可以访问IEEE Xplore或ACM数字图书馆，那么搜索设计自动化会议或计算机辅助设计国际会议寻找重新定时的过程应该会产生大量文章 - 这是多年来一直活跃的研究领域