Question

几个月前，我为学校作业提出了以下通用Makefile：

# ------------------------------------------------
# Generic Makefile
#
# Author: yanick.rochon@gmail.com
# Date  : 2010-11-05
#
# Changelog :
#   0.01 - first version
# ------------------------------------------------

# project name (generate executable with this name)
TARGET   = projectname

CC       = gcc -std=c99 -c
# compiling flags here
CFLAGS   = -Wall -I.

LINKER   = gcc -o
# linking flags here
LFLAGS   = -Wall

SOURCES  := $(wildcard *.c)
INCLUDES := $(wildcard *.h)
OBJECTS  := $(SOURCES:.c=*.o)
rm       = rm -f

$(TARGET): obj
    @$(LINKER) $(TARGET) $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

obj: $(SOURCES) $(INCLUDES)
    @$(CC) $(CFLAGS) $(SOURCES)
    @echo "Compilation complete!"

clean:
    @$(rm) $(TARGET) $(OBJECTS)
    @echo "Cleanup complete!"

这将基本上编译每个.c和.h文件，以生成.o个文件，并将可执行文件projectname全部放在同一个文件夹中。

现在，我想推动这一点。 如何编写Makefile来编译具有以下目录结构的C项目？

 ./
 ./Makefile
 ./src/*.c;*.h
 ./obj/*.o
 ./bin/<executable>

换句话说，我想要一个Makefile，它将./src/的C源代码编译成./obj/，然后链接所有内容以在./bin/中创建可执行文件。

我试过阅读不同的Makefile，但我根本无法使它们适用于上面的项目结构;相反，项目无法编译各种错误。当然，我可以使用完整的IDE（Monodevelop，Anjuta等），但老实说，我更喜欢坚持使用gEdit和良好的终端。

有没有一位大师可以给我一个有效的解决方案，或者有关如何做到这一点的明确信息？谢谢！

** 更新（v4） **

最终解决方案：

# ------------------------------------------------
# Generic Makefile
#
# Author: yanick.rochon@gmail.com
# Date  : 2011-08-10
#
# Changelog :
#   2010-11-05 - first version
#   2011-08-10 - added structure : sources, objects, binaries
#                thanks to http://stackoverflow.com/users/128940/beta
#   2017-04-24 - changed order of linker params
# ------------------------------------------------

# project name (generate executable with this name)
TARGET   = projectname

CC       = gcc
# compiling flags here
CFLAGS   = -std=c99 -Wall -I.

LINKER   = gcc
# linking flags here
LFLAGS   = -Wall -I. -lm

# change these to proper directories where each file should be
SRCDIR   = src
OBJDIR   = obj
BINDIR   = bin

SOURCES  := $(wildcard $(SRCDIR)/*.c)
INCLUDES := $(wildcard $(SRCDIR)/*.h)
OBJECTS  := $(SOURCES:$(SRCDIR)/%.c=$(OBJDIR)/%.o)
rm       = rm -f


$(BINDIR)/$(TARGET): $(OBJECTS)
    @$(LINKER) $(OBJECTS) $(LFLAGS) -o $@
    @echo "Linking complete!"

$(OBJECTS): $(OBJDIR)/%.o : $(SRCDIR)/%.c
    @$(CC) $(CFLAGS) -c $< -o $@
    @echo "Compiled "$<" successfully!"

.PHONY: clean
clean:
    @$(rm) $(OBJECTS)
    @echo "Cleanup complete!"

.PHONY: remove
remove: clean
    @$(rm) $(BINDIR)/$(TARGET)
    @echo "Executable removed!"

Answer 1

首先，您的$(OBJECTS)规则存在问题，因为：

它是一种不分青红皂白的，使所有来源成为每个对象的先决条件，
它经常使用错误的来源（正如您在file1.o和file2.o中发现的那样）
它尝试构建可执行文件，而不是停留在对象上，
目标的名称（foo.o）不是规则实际产生的名称（obj/foo.o）。

我建议如下：

OBJECTS  := $(SOURCES:$(SRCDIR)/%.c=$(OBJDIR)/%.o)

$(OBJECTS): $(OBJDIR)/%.o : $(SRCDIR)/%.c
    $(CC) $(CFLAGS) -c $< -o $@
    @echo "Compiled "$<" successfully!"

$(TARGET)规则存在同样的问题，即目标名称实际上并未描述规则构建的内容。因此，如果您多次键入make，Make会每次重建目标，即使没有理由。一个小小的改动修复了：

$(BINDIR)/$(TARGET): $(OBJECTS)
    $(LINKER) $@ $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

一旦完成，你可能会考虑更复杂的依赖处理;如果修改其中一个头文件，则此makefile将不知道必须重建哪些对象/可执行文件。但那可以等一天。

修改：
对不起，我省略了上面$(OBJECTS)规则的部分内容;我已经纠正过了。（我希望我可以在代码示例中使用“strike”。）

Answer 2

您可以将-I标志添加到编译器标志（CFLAGS）以指示编译器应查找源文件的位置，并使用-o标志指示应将二进制文件保留在何处：

CFLAGS   = -Wall -I./src
TARGETPATH = ./bin

$(TARGET): obj
    @$(LINKER) $(TARGETPATH)/$(TARGET) $(LFLAGS) $(OBJECTS)
    @echo "Linking complete!"

要将目标文件放入obj目录，请在编译时使用-o选项。另外，请查看$@和$< automatic variables。

例如，考虑一下这个简单的Makefile

CFLAGS= -g -Wall -O3                                                            
OBJDIR= ./obj

SRCS=$(wildcard *.c)
OBJS=$(SRCS:.c=.o )
all:$(OBJS)

%.o: %.c 
   $(CC) $(CFLAGS) -c $< -o $(OBJDIR)/$@

更新＆GT;

通过查看你的makefile，我意识到你正在使用-o标志。好。继续使用它，但添加目标目录变量以指示应写入输出文件的位置。

Answer 3

这些天我已经停止编写makefile了，如果你打算继续学习，那么你有一个很好的makefile生成器，它带有eclipse CDT。如果您希望在构建树中使用某些可维护性/多项目支持，请查看以下内容 -

https://github.com/dmoulding/boilermake我发现这很不错..！

如何使用SRC，OBJ和BIN子目录为C项目创建Makefile？

3 个答案: