为来自输入的信号设置默认值

时间:2021-05-07 10:55:00

标签: vhdl fpga spartan

有什么办法可以设置来自输入的信号的默认值? 像这样:

entity NORMAL_CONTROL is
    Port (INPUT : in  STD_LOGIC_VECTOR (8 downto 0));
end NORMAL_CONTROL;

architecture Behavioral of NORMAL_CONTROL is

    signal S : STD_LOGIC_VECTOR (8 downto 0) := INPUT;

begin

end Behavioral;

这段代码没有错误,但它显然没有为 S 设置默认值!

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