只需将其扔给VHDL专家...
假设我有声明...
signal a: std_logic_vector(15 downto 0);
signal b: std_logic_vector(3 downto 0);
现在我有了这个IF语句...
if a > b + 2 then
当IF = 1110或1111时，b语句右半部分的进位会发生什么？ （对于我的模拟，假设b声明为(3 downto 0)与(4 downto 0)时，结果是不同的。）而且，对于Xilinx Vivado综合，我假设综合将与模拟匹配结果。正确吗？