我想在verilog / system-verilog编译中查看所有模块/子模块/实例的列表；那可能吗？我知道我可以在 $ display 中执行％m ，它将显示该特定实例的层次结构。我想得到一个类似的列表，但是可以用于以后的后期处理的所有模块和实例。这些信息是否取决于EDA工具？
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大多数仿真工具都可以通过某种报告或创建简单的Tcl脚本来为此提供命令。
您也可以使用SystemVerilog的VPI或DPI / VPI组合来执行此操作，因此它不会依赖于工具。请参阅我的2016 DVCon论文：Introspection into SystemVerilog without Turning It Inside Out