如何减少逻辑元素的数量

Question

我正在尝试减少vhdl代码中的逻辑元素数量。我正在使用quartus II来编程Altera DE2 FPGA。有人可以就我如何做到这一点提出一些建议吗？

由于

Answer 1

如果没有设计的其他细节，只能给出通用建议。

有许多方法可以降低FPGA中的器件利用率，这可以分为两大类：

1. 更好地使用构建工具集（综合，地图，p＆amp; r工具）
2. 更好的HDL设计

构建要查找的工具集区域

• 设置工具以优化区域而不是速度
• 启用工具以允许资源共享，重新定时和流水线操作（可用且适当）
• 您的约束是否适用于您的设计？如果没有，工具可能会“更加努力”，以满足您的约束，从而创造更多的逻辑/区域利用率。

要寻找的HDL设计领域

• 考虑目标设备的架构。您是否可以利用设备特定功能来节省一般逻辑？ （示例：用于大型LUT，FIFO，RAM / ROM，专用乘法器等的内部块存储器）
• 使用工具输出确定要在HDL设计中优化的区域。查看您的RTL和技术视图。分析您的关键路径。是否有可以进行交易的地方？
• 查看Altera发布的HDL编码指南，了解其综合工具。您的代码实现是否符合文档中的建议以获得最佳综合结果？

如果您有更具体的疑虑，请添加更新。

Answer 2

查看Quartus II手册的相关章节：Area and Timing Optimization (Vol 2, Ch 13)