Question

我从CD附带的“数字设计基础”一书中获得了以下源代码。

当我尝试运行该程序时，它给了我以下错误：

Compiling Fig17_13.vhd...
C:\Users\SPIDER\Desktop\EE460\The Final Project\Fig17_13.vhd(25): Warning C0007 : Architecture has unbound instances (ex. ct2)
Done

如何解决此问题？

以下是代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity c74163test is
    port(ClrN,LdN,P,T1,Clk: in std_logic;
       Din1, Din2: in std_logic_vector(3 downto 0);
       Count: out integer range 0 to 255;
       Carry2: out std_logic);
end c74163test;

architecture tester of c74163test is
    component c74163
       port(LdN, ClrN, P, T, Clk : in std_logic;  
         D: in std_logic_vector(3 downto 0);
       Cout: out std_logic; Qout: out std_logic_vector(3 downto 0) );
    end component;
    signal Carry1: std_logic;
    signal Qout1, Qout2: std_logic_vector(3 downto 0);
begin
    ct1: c74163 port map (LdN,ClrN,P,T1,Clk,Din1,Carry1, Qout1);
    ct2: c74163 port map (LdN,ClrN,P,Carry1,Clk,Din2,Carry2,Qout2);
    Count <= Conv_integer(Qout2 & Qout1);
end tester;

Answer 1

你之前是否真的读过实例化的设计（我猜它在Fig17_12.vhd中）？否则你的实例只是一个黑盒子（我猜的是“未绑定的实例”）。

Answer 2

将VHDL 组件看作是塑料芯片插座。可以将实体视为插入其中的芯片。代码中的实例是组件的实例：将代码看作是一块PCB（您的体系结构），上面焊接有一些塑料插座（ components ）。您需要筹码（实体）。

芯片如何进入插槽？或者，更正式地说，实体是如何绑定到组件的。好吧，（i）如果它们的名称相同，那么 binding 会自动发生（但如果端口不同，则说明将失败）。如果名称不同（或者端口不同），则需要编写VHDL 配置，以将实体与组件进行匹配。

因此，就您而言，您要么

（i）尚未编译实体c74163或

（ii）这样做，但是实体c74163与组件c74163不同，即：

entity c74163
   port(LdN, ClrN, P, T, Clk : in std_logic;  
     D: in std_logic_vector(3 downto 0);
   Cout: out std_logic; Qout: out std_logic_vector(3 downto 0) );
end entity;

您应该问自己是否真的需要使用组件实例化。组件实例化是VHDL-93之前唯一的一种实例化，但是从那时起，您还可以选择使用直接实例化，您只需实例化实体就完全不使用组件。直接实例化就像将芯片直接焊接到PCB上一样；不涉及塑料插座。

直接实例化通常是正确的选择：它更容易，而且您不必费心编写两次所有内容（在实体和组件中）。缺点是您现在必须确保在实例化实体的任何体系结构之前先对其进行编译。

这是使用直接实例化编写的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity c74163test is
    port(ClrN,LdN,P,T1,Clk: in std_logic;
       Din1, Din2: in std_logic_vector(3 downto 0);
       Count: out integer range 0 to 255;
       Carry2: out std_logic);
end c74163test;

architecture tester of c74163test is
    signal Carry1: std_logic;
    signal Qout1, Qout2: std_logic_vector(3 downto 0);
begin
    ct1: entity work.c74163 port map (LdN,ClrN,P,T1,Clk,Din1,Carry1, Qout1);
    ct2: entity work.c74163 port map (LdN,ClrN,P,Carry1,Clk,Din2,Carry2,Qout2);
    Count <= Conv_integer(Qout2 & Qout1);
end tester;

“警告C0007：架构有未绑定的实例”问题！

2 个答案: