Verilog中的readmemb不会引发编译器错误

Question

我在Verilog中具有以下代码。但是inst_rom是XXXXXXX。我知道很多人都遇到了这个问题，但是没有很多人看到我的代码实际上将在Project文件夹中没有machine_code.txt的情况下进行编译。我什至将文件名更改为一些不存在的文件，例如“ hello.txt”，该文件在任何地方都不存在，它将进行编译和模拟，但是inst_rom仅为XXX。如果该文件不存在，它将不会引发运行时错误或编译器错误。

logic[9:0] inst_rom[2**(10)];
  always_comb InstOut = inst_rom[InstAddress];

  initial begin                       // load from external text file
    $readmemb("machine_code.txt",inst_rom);
  end 

这是machine_code.txt的样子

100100000
100101000
101000000
101001000

这是我的项目文件夹：