如何在VHDL / modelsim中修复此语法错误？

Question

当我在VWF中测试对VHDL的任何描述时，出现此消息错误，该如何解决？

例如，这是一个简单的代码

LIBRARY ieee;
USE ieee.std_logic_1164.all;

entity MFG is
    port( signal in_inf : in std_logic;
          signal in_sup : in std_logic;
          signal output : out std_logic);
end;

architecture membershipFunctionGenerator of MFG is
begin
    output <= in_inf and in_sup;
end architecture membershipFunctionGenerator;