我试图从Rocket-chip入手，并遵循GitHub repository上的步骤。一切顺利，直到我尝试构建VCS模拟器：
$ cd vsim
$ make
但是我读到了这个工具不是免费的问题（必须为此付费吗？！）。因此，我认为它是可选的。然后我尝试生成FPGA或VLSI可综合的Verilog：
$ cd vsim
$ make verilog
我收到以下错误：
find: ‘/home/user/rocket-chip/api-config-sifive/design/craft/src/main/scala’: No such file or directory
make: Nothing to be done for 'verilog'.
我试图寻找目录，这似乎是一种错误，因为该路径在存储库中不存在。最接近它的是以下路径/home/user/rocket-chip/src/main/scala
我有以下目录：
amba
diplomacy
groundtest
jtag
regmapper
scie
system
tilelink
util
devices
diplomaticobjectmodel
interrupts
package.scala
rocket
subsystem
tile
unittest
这是正确的道路吗？如果是，我该如何纠正（应该修改哪个makefile）