如何解决此“语法错误,意外的'='“问题?

时间:2019-10-12 15:08:21

标签: verilog

我正在做功课,通过在modelsim上进行Verilog编码来设计空调,但由于编译错误而导致编译失败。

我正在使用ModelSim PE Student Edition 10.4a。

module air (rst, power, cooling, dehumidification, ventilation, cl_switch, cl_button, clk, cooler, outdoor_fan, dehumidifier, ventilator, cooling_level);

input rst, power, cooling, dehumidification, ventilation, cl_switch, cl_button, clk;
output reg cooler, outdoor_fan, dehumidifier, ventilator;
output reg [2:0] cooling_level;

parameter OFF = 1'd0;
          ON = 1'd1;

这是错误消息。

**错误:(vlog-13069)C:/Modeltech_pe_edu_10.4a/examples/air.v(8):在“ =“附近:语法错误,意外的'='。

**错误:C:/Modeltech_pe_edu_10.4a/examples/air.v(8):(vlog-13205)在“开”之后的范围中发现语法错误。是否缺少'::'?

air.v(8)是这个 ON = 1'd1; 部分。 我无法弄清楚我的代码出了什么问题。希望有人告诉我这段代码有什么问题。

1 个答案:

答案 0 :(得分:2)

如果定义多个参数值,则应使用逗号分隔它们:

parameter OFF = 1'd0,
          ON = 1'd1;