标签： system-verilog modelsim system-verilog-assertions synopsys-vcs system-verilog-dpi
在我的ckt.sv文件中，有我的ckt模块（必须合成）和我的测试台模块ckt_tb。测试平台使用以下文件句柄来存储模拟输出中的值。但是在合成ckt的过程中，我得到“错误：未定义符号'filehandle'。” 我应该忽略这一点，还是有办法解决它，以使综合报告不会出错。 注意：我正在使用摘要进行综合。
integer filehandle=$fopen("outValues");