如何获取连接到模块输出端口的信号名称

时间:2019-09-12 17:01:50

标签: system-verilog

验证模块绑定到设计模块中。现在,我是否有机会获得连接到上层设计模块输出端口的信号名称。

module top ();
  ......
 cgtt  u_cgtt (.dyn_clk(mdl_clk));
  ......
endmodule

module cgtt_chk(
   dyn_clk
);
endmodule
bind cgtt cgtt_clk u_cgtt_clk(.*);

我是否有机会从cgtt_chk模块获取“ mdl_clk”的名称? PLI可以做到吗?

谢谢

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