标签： verilog
$ monitor正在检查 clk ，我希望 clk 的第一个上升沿与第一个上升沿相对应，因此在{{ 1}}。一切工作正常，但笔录未显示t = 1.5秒。这是我的意思screenshot，我期望红色箭头处的 clk 发生更改。
forever