接口信号和接口端口有什么区别?

时间:2019-05-30 19:41:15

标签: interface port system-verilog

假设我们有一个这样的接口:

interface Memory_i(input Clock);

    Data_t InData;
    Data_t OutData;
    Address_t Address;

    // To memory controller
    modport Master
    (
        input Clock,
        output InData,
        input OutData,
        output Address
    );

    // To memory
    modport Slave
    (
        input Clock,
        input InData,
        output OutData,
        input Address,
    );

endinterface

Clock(接口端口)和InData(接口信号)之间是否有显着差异?我知道在实例化接口时这些实体的连接方式不同。但是还有别的吗?我还注意到接口端口经常用于时钟信号。有什么理由吗?

1 个答案:

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您通常会看到Clock作为接口的输入端口,因为该信号在许多其他接口和模块实例之间共享。另一方面,接口的每个实例都会创建信号InData的另一个实例。