VHDL组将多个std_logic_vectors输出到单个std_logic_vector中

Question

我必须通过聚合我已设计的8个4位ALU来设计32位ALU。我无法弄清楚的是如何获取8个4位信号并将它们链接到32位ALU的32位信号。

我想说这样的话（对于最低的4位ALU）：

  a0: four_bit_ALU port map(A      => A(3 downto 0), 
                            B      => B(3 downto 0), 
                            Cin    => sub, 
                            Less   => l, 
                            Cout   => c(0), 
                            Result => result(3 downto 0), 
                            OP     => m);

其中'A'和'B'是ALU的两个参数，'result'是32位输出。测试这会将所有结果位都定义为未定义。我已经测试了4位ALU并且没有这样的问题。

Answer 1

猜猜：您是否对4位ALU的输入进行了调整，并将Cin与未定义的信号绑定在一起？

如果除了受过轻微教育的猜测之外，您还需要发布更多代码。