FPGA IO配置：弱上拉/下拉对输出的影响

Question

在综合中指定为输出的引脚上配置上拉模式有什么影响？

拉动模式仍然有效吗？

仅在将输出设置为三态的情况下，它的使用是否显而易见？

请参阅下面的带有Lattice Diamond工具的示例，我能够为输出配置拉动模式。

Answer 1

仅当引脚处于三态时，它才对输出产生影响。如果您配置弱上拉，则我认为如果将输出驱动为低电平，则会消耗一些功率，反之亦然，这会导致弱上拉。

我更喜欢配置一个显式IO缓冲区，以使三态控件显式化，但这只是一个样式偏好。