需要等同于verilog“ localparam”的VHDL，以在架构块而非实体块中声明参数

Question

我有一些带有整数“ localparam”语句的Verilog代码，如下所示：

localparam BUS_WIDTH = WIDTH2<<1; 
reg [BUS_WIDTH-1:0] xyz;

我需要将此代码段转换为VHDL代码，但我不想将BUS_WIDTH localparam添加到VHDL实体块的通用部分。能否以某种方式在体系结构块中声明此参数，然后将其用于指定VHDL中的信号宽度？