我正在为Elleptic Curve Crypto System构建一个Modulo减少模块。我想访问Ram,以便在2个时钟脉冲中读取2个地址。但是我的代码却滞后于3。
module memtest3(
input memread,
input memwrite,
input [3:0] addr0,
input [3:0] addr1,
input clk,load0,load1,
input [31:0] write_data1,
input [31:0] write_data0,
output reg [31:0] read_data1,
output reg [31:0] read_data0);
reg [3:0] addr [1:0];
reg [31:0] memo [10:0];
//----------------<Memory module>-----------------//
integer i,j;
initial begin
for(i=0;i<11;i=i+1)begin
memo[i]<=i;
end
end
always @(posedge clk)begin
if(memwrite==1'b1)begin
memo[addr[0]]<=write_data0;
memo[addr[1]]<=write_data1;
end
else if(memread==1'b1) begin
read_data0<=memo[addr[0]];
read_data1<=memo[addr[1]];
end
end
//----------------<Memory Addressing>----------------//
always @(posedge clk)begin
/*if(memread==1'b1)begin
if(i<<5)begin
addr[0]<=i;
addr[1]<=i+1;
i<=i+2;
end
end*/
if(memread==1'b1)begin
if(i<<4)begin
if(load0==1'b1)begin
addr[0]<=i;
addr[1]<=i+1;
end
else if(load1==1'b1)begin
addr[0]<=i;
addr[1]<=i+1;
end
i<=i+2;
end
end
end
endmodule
如果我将i更改为i + 7,则需要花费更多时间读取addr [0]的数据。你能帮我吗。我一无所知。
答案 0 :(得分:0)
当您有2个这样的闩锁时:
always @(posedge clk)
a <= b;
always @(posedge clk)
b <= c;
摆姿势之后的a
的结果将是b
的旧值。
因此,如果b
为1且c
为2,则在
a --> 1 (old b)
b --> 2 (old c)
如果您需要保证a
获得新的b
值,则有两种选择:
1)使用组合过程计算b
:
always @(*)
b = c;
2)在clk忽略时分配b
always @(negedge clk)
b <= c;
3)您可以通过在当前阶段评估b
来确保在特定时脉边缘具有所需的值,如下所示。
always @(posedge clk) begin
a <= b;
next_b <= c;
end
always @*
b = next_b;
还有其他方法可以限制变量。例如,如果b
只是触发器逻辑内部使用的一个临时变量,则可以使用阻塞分配对其进行求值。但不要在其他任何地方使用它:
always @(posedge clk) begin
b = c; // b only used inside this block and uses BA
a <= b;
end
您必须考虑哪种方法更适合您。忽略时增加i
可能会起作用。您还必须了解如何评估“内存”。