增加采样和检查之间的延迟

时间:2019-04-10 14:49:30

标签: verilog delay system-verilog assertion

我写了一个断言属性。我想在采样和检查动作之间增加延迟。

基本上在断言以下表示,当sig1或sig2 1时assert_sig应该是稳定的。

property check_assert(assert_sig, assert_sig_dis);
    @(assert_sig)
    disable iff(!lane_assertion_enabled || assert_sig_dis)
    ((sig1!==1'b1) && (sig2!==1'b1));
  endproperty

现在,问题是在sig1声明的同时断言assert_sig。这就是断言失败的原因。我想在检查动作和采样之间添加1ps的延迟。可能吗?或者任何其他方法也将被赞赏。 预先感谢。

1 个答案:

答案 0 :(得分:0)

时钟块提供了采样偏斜

clocking as @(assert_sig)
input #1ps sig1;
endclocking

然后在您的媒体资源中使用as.sig1