为什么在单周期体系结构实现中输出没有更改/没有加载?

时间:2019-04-09 17:51:22

标签: verilog cpu-architecture

我已经编写了单周期MIPS体系结构的代码,该体系结构实现了加,减,乘和除。有一个2D Reg阵列,一个控制单元,一个ALU。我想我已经写的很好,但是我放在测试台中的操作码似乎并没有进入流程:输出根本没有改变,我也不明白为什么。谁能告诉我为什么?

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1 个答案:

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您错误地将memarray声明为16位宽乘4字深的内存。您想要一个4位宽乘16深的通道:

reg [3:0] memarray [0:15]; 

进行此更改时,我看到Wd输出发生了变化。