所以我有问题。我的项目包括复杂的UART通道TX和RX，具有大量的组合逻辑以及两个时钟50MHz和200MHz。我已经正确地完成了SDC约束，所以我在快速时钟和慢速时钟上都具有积极的设置和保持时间。我已经做了更合适的速度优化。当我在FPGA内部仅连接一个TX-RX通道时，一切正常。 FPGA资源使用率2％（Cyclone v）。但是当我执行16个相同的TX-RX通道时，一切都是不稳定的。有时，一半的渠道运作正常，而另一渠道则无法运作。此外，每次启动渠道都会有不同数量的工作部件。例如，现在我有2,5,7个通道无法正常工作，但是另一个启动1,8,5无法正常工作。我在计时器分析器中的计时没有负面的懈怠。资源使用率为25％。我什至在慢速时钟部分到快速时钟的输出上都做了双触发器，反之亦然。在modelsim中，功能是正确的。但是，当我执行16个通道而不是一个时，所有这些动作都很奇怪。尽管在设计，Quartus设置，时序或sdc或任何地方都没有明显的错误。那怎么了？