两种尺寸的输入端口声明

Question

我是SystemVerilog的新手，在我从事的项目中，我偶然发现了以下端口声明。从VHDL中，我知道端口声明只有一个大小（例如8位向量）。但是我不明白为什么要指定两种尺寸。有人可以向我解释吗？

谢谢！

module foobar
    #(parameter PORTS = 1)
     (input [PORTS-1:0][15:0] id_map);
endmodule

Answer 1

SystemVerilog具有多个维度的数组数据类型（实际上是数组的数组），并允许端口具有数组数据类型。

数组是SystemVerilog中的基本数据类型，我建议阅读许多有关它的教程。这是one good explanation。