如何删除系统Verilog中的字符串空格？

Question

class A;

string dev_name = "MY_DEV";
virtual function string gen_str(int m=-1);
    string tmp_string;
    string at_mask;
    $display("\%d", m);


    if (m==-1)   at_mask="";
    else         at_mask=$sformatf("@\%d", m);
    tmp_string = $psprintf("[A@\%s\%s]\n", dev_name, at_mask);
    gen_str = tmp_string;
endfunction: gen_str
endclass: A


module sv_class_ex;

A dev; //Creating Handle
initial begin
dev = new(); //Creating Object for the Handle 
$display("%s", dev.gen_str(-1));

end
endmodule 

我的SV代码在函数中获取默认值参数。
我的问题是：当我编译并运行此代码时，它之前打印有空格。
我该如何删除。
当前：

      -1

想要：

-1