标签: vhdl
我的开发板提供了十个开关,我可以通过端口SW : in std_logic_vector(9 downto 0)访问它们。我希望只能声明SW(9)和SW(0)来摆脱编译器中的警告。不编辑我的电路板的引脚分配就可以吗?
SW : in std_logic_vector(9 downto 0)
在我的港口:
SW : in std_logic_vector(9 downto 0);
在我的体系结构中:
alias lSW is SW(9); alias rSW is SW(0);
我希望(8到1)不被定义。