这是我试图在Modelsim中运行的一些Verilog代码。
parameter Data_width = 8; //DATA SIZE
input CLK, RST;
input [Data _width-1:0] D;
当我尝试编译它时,编译器在最后一行抱怨Data_width,说它需要一个标识符。我可以硬编码那里的数字来摆脱问题,但我更愿意使用变量,以防我想要改变它,所以我不必改变它。如何解决这个问题?
答案 0 :(得分:2)
您发布的代码在最后一行中的Data
和_width
之间有一个空格。将其更改为:
input [Data_width-1:0] D;