VHDL中对'<='运算符的不同解释

Question

（这部分问题已在评论中得到解答。）VHDL解释器如何知道信号分配运算符（ <= ）与较小的信号之间的区别等于运算符（ <= ）吗？

问题的第二部分：我认为对不同的操作使用相同的符号会很容易引入难以发现的错误并降低代码的可读性：

if signal <= '1' then -- less-than-or-equal
...
end if;

if signal = '1' then  -- equal
...
end if;

signal <= '1';        -- signal assignment

是否有解决方法来防止引入此类错误并提高可读性？上面的代码是可合成的，但是可能很难阅读或无法达到您的期望。