如何告诉Verilator Linter不验证子模块？

Question

我正在使用verilator通过以下命令对设计进行整理：

verilator -lint-only -Wall top_design.v

但是某些子模块不可用（主要是因为它是来自FPGA构造函数的模板）。然后我有这些错误：

%Error: efb.v:39: Cannot find file containing module: VHI
%Error: efb.v:41: Cannot find file containing module: BB
%Error: efb.v:43: Cannot find file containing module: BB
%Error: efb.v:45: Cannot find file containing module: VLO
%Error: efb.v:97: Cannot find file containing module: EFB
%Error: submod.v:163: Cannot find file containing module: OSCH

这些错误消息中提到的所有子模块都是点阵machxo3 fpga的模板。

是否有解决方案要求Verilator不在乎这些模块？

Answer 1

根据官方verilator forum，唯一的方法是制作“空模块”。