(vlog-2110)非法引用网络“ START”。 “ A”“ B”

时间:2018-11-07 11:51:35

标签: system-verilog

为什么会出现此错误? 我不明白,START,A和B在敏感性列表中已声明。 该代码是测试平台中的程序。设计是一个乘法。 START,A和B是我设计的信号,我需要这些信号来进行验证。

当我使用questasim运行RTL仿真时,错误会跳跃。我试图将分配更改为blockin,但没有用。

我也试图改变信号声明的方式,但是什么也没有。

program estimulos(input CLOCK, RESET,input logic START,input logic signed[7:0] A, B,output logic signed[15:0] S,output logic END_MULT,

  reg [15:0] cola_targets   [$],
  reg [15:0] target,pretarget,salida_obtenida,
  reg FINAL);

//esto nos permitirá utilziar el operador ## para los ciclcos de reloj

covergroup valores_X;    
  idea1A:coverpoint A;
  idea2B:coverpoint B;
endgroup;      


//declaraciones de tres objetos
  Bus busInst; //objeto de la clase para RSCG
  valores_X veamos; //objeto del covergroup

task monitor_input;
   begin
     while (1)
       begin       
         @(posedge CLOCK);
         if (START==1'b1)
           begin
             pretarget=A*B;//funcion ideal de obtencion de la multiplicación
            cola_targets={pretarget,cola_targets};//meto el valor deseado en la cola
           end
        end
   end
 endtask
 // defino mo
  task monitor_output;
   begin
     while (1)
       begin       
         @(posedge CLOCK);
         if (END_MULT==1'b1)
           begin
            target= cola_targets.pop_back();
             assert (salida_obtenida==target) else $error("operacion mal realizada");
           end
        end
   end
 endtask 


  initial
begin
    busInst = new;
    veamos=new;
    fork
      monitor_input;
      monitor_output;
    join_none
  while ( veamos.get_coverage()<25)
    begin
       busInst.paresA.constraint_mode(1);
        busInst.paresB.constraint_mode(1);
        busInst.imparesA.constraint_mode(0);
        busInst.imparesB.constraint_mode(0);
       $display("pruebo con paresA, paresB");
       assert (busInst.randomize()) else    $fatal("randomization failed");
        A<= busInst.A;  
        B<= busInst.B;
        veamos.sample();
            @(posedge CLOCK);
       START <= 1;
        @(posedge CLOCK);
       START <= 0;
      @(negedge END_MULT);
   end
   $stop;
end
endprogram

1 个答案:

答案 0 :(得分:1)

您的问题是因为STARTAB net 。 (请参见my answer here)。从initial(或always块)驱动网络是非法的。但是为什么您仍然要驱动输入?