我将大量生成的VHDL传递给Xilinx ISE 14.7。在合成期间，最终它将失败，并显示以下错误消息：
第6134行：信号
inst_chip8/clash_explicit_mealy_mealy_cpuout/_被多次定义。
我想了解是什么原因造成的，所以我可以修复发生器或调整输入源。
问题是错误消息中没有文件名，而且我的文件都没有6134行。我已将全套VHDL文件上传到GitHub；如果我遵循错误消息中的实例化路线，则该路线应指向只有3422行的文件clash_explicit_mealy_mealy.vhdl。
此外，该文件中似乎没有一个名为_的信号。
因此，鉴于所有这些矛盾，如何在重复信号定义的VHDL文件中找到位置？