如何在uvm中使用“初始开始”？

Question

我正在尝试在UVM代码中实现一些系统verilog代码。

但是，当我按照以下方式编写uvm代码时，遇到了一个语法错误。

@test.sv
    initial begin
        #100 $finish;
    end

错误-[se]语法错误

  

以下verilog出现语法错误：

     

“ test.sv”，70：令牌为“初始”

     

初始开始

不能在uvm使用初始开始语法吗？

Answer 1

假设您的test.sv文件是一个类，则SystemVerilog的类中不允许使用初始块。这不是UVM限制，而是SystemVerilog。