标签： cpu-architecture pipelining
我在一个8级流水线处理器中遇到了使用负载的危险， 指令的顺序是：
1. LW R1,10(R2) 2. ADD R3,R1,R5 3. SUB R4,R1,R6>
它有2个档位，但在危害检测单元的设计中却感到困惑，它是否有2个档位的2个HDU？或者仅需要1个HDU？